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EP2C5开发板用户手册V2


开发板硬件手册
--FPGA 开发板配套教程(一)
本教程为 HH-FPGAB-2C5 开发板配 套教程,通过本教程详细的讲解为初学者 对本开发板的硬件结构有一个清淅的了 解。便用在以后的 NIOSII 程序设计中更 好的使用本开发板

SOPC 技术前沿 www.hhfpga.com



程:
开发板硬件手册--FPGA 开发板配套教程(一) 电子版 V2(校正 10/11/26) QuartusII8.1;NIOSII IDE 8.1

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软件版本: 版权所有: 技术支持: 说 明:

PanHongTao /Hua Heng Technology Co.,Ltd QQ:308574616 E_mail: hhfpga@163.com

本教程为 HH-FPGAB-2C5 开发板的配套教程,教程中的一 些模块仅支持本开发板并不针对于其它开发板, 请用户认真阅 读并做出辩别。


第一节



手册指南 ................................................................................................................... 1

1.1 如何使用该手册 ............................................................................................................. 1 1.2 相关说明......................................................................................................................... 2 1.3 联系我们......................................................................................................................... 2 第二节 开发板资源简介........................................................................................................ 3 2.1NIOSII-EP2C5 核心板资源......................................................................................... 3 2.2 核心板系统功能 ............................................................................................................. 3 2.3EDA/SOPC系统板资源介绍.......................................................................................... 4 第三节 核心板模块说明........................................................................................................ 6 3.1 CYCLONE II EP2C5Q208 FPGA .................................................................................. 8 3.2 JTAG调试接口 ............................................................................................................. 8 3.3 存储单元....................................................................................................................... 9 3.3.1 EPCS4 配置芯片 ................................................................................................... 9 3.3.2 SDRAM................................................................................................................. 10 3.3.3 Nor-FLASH ....................................................................................................... 12 3.4 输入/输出设备 ........................................................................................................... 14 3.4.1 晶振 .................................................................................................................... 14 3.4.2 用户自定义LED ................................................................................................. 14 3.4.3 复位按键 ............................................................................................................ 15 3.5 电源管理接口............................................................................................................. 16 3.6 扩展接口..................................................................................................................... 17 第四节 系统板功能模块说明 .............................................................................................. 22 4.1 显示及显示控制 .......................................................................................................... 23 4.1.1 数码管显示模块................................................................................................. 23 4.1.2 八位LED功能模块 ............................................................................................. 24

4.1.3 1602LCD显示模块............................................................................................ 25 4.2 按键开关输入模块..................................................................................................... 27 4.3 功能接口模块............................................................................................................. 28 4.3.1 串行通信接口模块............................................................................................. 28 4.3.2 PS/2 鼠标键盘接口........................................................................................... 28 4.3.3 SD/MMC SD卡接口......................................................................................... 30 4.3.4 VGA显示接口 .................................................................................................... 31 4.4 控制模块及传感器..................................................................................................... 32 4.4.1 RTC实时时钟 ..................................................................................................... 32 4.4.2 数字温度传感器................................................................................................. 33 4.4.3 EEPROM存储模块 ............................................................................................ 34 4.4.3 蜂鸣器 ................................................................................................................ 34 4.5 FPGA扩展接口 .......................................................................................................... 35 第五节 软件的安装与授权.................................................................................................. 37 5.1 QUARTUSII的安装与授权........................................................................................ 38 5.1.1 PC机的系统配置 ............................................................................................... 38 5.1.2 QUARTUSII软件的安装 ................................................................................... 38 5.1.3 QUARTUSII软件的授权 ................................................................................... 45 5.2 NIOSII软件的安装 .................................................................................................... 51 附表一:核心板上资源模块与FPGA的管脚连接表 ........................................................... 57 附表二:系统板上资源模块与FPGA的管脚连接表 ........................................................... 61

第一节

手册指南

非常感谢选用本公司开发研制的 HH-FPGAB 系列 EDA/SOPC 开发平台产品。 为了更好的使用本开发平台,请在使用之前务必仔细阅读本手册。 HH-FPGAB 系列 EDA/SOPC 实验开发系统是根据现代电子发展的方向,集 EDA 和 SOPC 系统开发为一体的综合性实验开发系统, 除了满足高校专、 本科生和 研究生的 SOPC 教学实验开发之外,也是电子设计和电子项目开发的理想工具。 HH-FPGAB 系列开发板由 FPGA 核心板、EDA/SOPC 系统板和扩展子板构成,根 据用户不同的需求配置成不同的开发系统。 本手册适用于 HH-FPGAB-2C5 EDA/SOPC 开发板。 该平台由 NIOSII-EP2C5 核心板、EDA/SOPC 系统板组成,每个板卡上的模块的说明将在后面的章节中做详 细说明。

1.1 如何使用该手册
下面列出本手册每个章节的主题: 第一节:指导您如何使用本手册。 第二节:开发板的功能简介。 第三节:核心板上各功能模块详细说明。 第四节:EDA/SOPC 系统板上各功能模块详细说明。 第五节:QUARTUSII 和 NIOSII 软件的安装与授权。 附录一:核心板上 FPGA 与核心板上各模块之间的管脚分配说明。 附录一:核心板上 FPGA 与开发平台系统板各模块之间的管脚分配说明。

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1.2 相关说明
核心板
本手册中所指的核心板均为核心芯片为 EP2C5Q208C8N 的核心板。

系统板
本手册中所指的系统板是指开发板上的整个电路板但不包括核心板和扩展 子板。

bit 和 byte
Bit(位) 二进制数系统中,每个 0 或 1 就是一个位(bit),位是内存的最小单 位。 Byte(字节) 字节是由 8 个位所组成,可代表一个字符(A~Z)、数字 (0~9)、或符号(,.?!%&...

FPGA 管脚
FPGA 的管脚名称均用 Pin-FPGA 管脚名称表示,如:Pin-A19 等。

模块信号
各模块的信号的输入/输出方向均为模块信号的方向不是 FPGA 的输入/输 出方向。

1.3 联系我们
感谢您选择了这款 HH-FPGAB-2C5 EDA/SOPC 开发板,也请您把对本平 台和本手册的意见和建议告诉我们。 公司主页:www.hhfpga.com 电子邮箱地址:hhfpga@163.com

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第二节 开发板资源简介
2.1NIOSII-EP2C5 核心板资源
NIOSII-EP2C5 核心板是基于 Altera CycloneII 器件而开发的一款嵌入式系统 开发平台,它可以为开发人员提供以下资源: Altera Cyclone II EP2C5Q208C8N FPGA 4 Mbits 的 EPCS4 配置芯片 8 Mbytes SDRAM(4M×16Bit) 2 Mbytes NOR Flash ROM 1 个用户自定义 LED 显示 标准 JTAG 调试/编程接口 50MHz 高精度时钟源 两个标准 2.54mm 扩展接口,供用户自由扩展 系统上电复位电路,复位高亮指示灯 电源管理模块,输出功率、电压稳定的电源 支持+5V 直接输入,核心板独立于系统板运行

2.2 核心板系统功能
FPGA-EP2C5 核心板是在经过长期用户需求考察后,结合目前市面上以及实 际应用需要,同时兼顾入门学生以及资深开发工程师的应用需求而研发的。就资源 而言,它已经可以组成一个高性能的嵌入式系统,可以运行目前流行的 RTOS,如 uC/OS、uClinux 等。

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图 2-1

核心板功能框图

核心板主芯片采用 CycloneII FPGA 芯片 EP2C5Q208C8,它拥有 4,608 个 LEs,片上 RAM 共计 119,808bits) ,13 个 18×18 硬件乘法器、2 个高性能 PLL 以及多达 142 个用户自定义 IO。 板上提供了大容量的 SDRAM 和 Flash ROM 等存 储单元。标准的 2.54mm 间距的扩展插座供用户方便使用,电源管理模块只需要外 接 DC5V 电源即可。所以,不管从性能上而言,还是从系统灵活性上而言,无论您 是初学者,还是资深硬件工程师,它都会成为您的好帮手。

2.3EDA/SOPC 系统板资源介绍
为了更好的使用核心板,我们提供了一个针对于 FPGA-EP2C5 核心板的系统 底板,该系统底板主要提供 FPGA-EP2C5 核心板的具体控制对象,以便用户更好 的对 FPGA 进行进一步的学习操作。 EDA/SOPC 系统底板提供了丰富的资源供学生或开发人员学习使用, 资源包括 接口通信、控制、存储、数据转换以及人机交互显示等几大模块。上述的这些资源 模块既可以满足初学者入门的要求,也可以满足开发人员进行二次开发的要求。

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EDA/SOPC 系统板提供如下可供控制的功能模块。 8 位数码管显示 1602 字符液晶显示 6 位按键开关输入 8 位用户 LED 显示 一个 VGA 接口 一个串行通信接口 二个 PS/2 接口的键盘/鼠标 一个 SD 卡接口 一个 5V 长声蜂鸣器 一个 RTC 实时时钟模块 一个 EEPROM 存储器,支持 IIC 接口 一个数字温度传感器模块 一个 FPGA 扩展接口及电源扩展接口 一个 DC/5V 电源输入接口

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第三节 核心板模块说明
本节将重点介绍核心板所有的组成模块和各模块所在电路板的位置以及各模 块在系统中所起的作用。

FPGA-EP2C5 核心板(正面图)

FPGA-EP2C5 核心板(正面图) 图 3-1 核心板模块位置图

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核心板位号
U1


CycloneII



功 能 描 述
主芯片 EP2C5Q208C8N 调试接口 JTAG 供用户下载 FPGA 代码,下载配置芯片代

JTAG

JTAG 调试接口

码, 实时调试 Nios II CPU, 以及运行 Quartus II 提供的嵌入式逻辑分析仪 SignalTap II 等; 存 储 单 元

U2 U3 U7

SDRAM NOR Flash EPCS1

8Mbytes SDRAM 2 Mbytes 线性 Flash 存储器(2M×8bits) 4 Mbits 主动串行配置器件 输入/输出设备

U8

晶振

高精度 50MHz 时钟源,用户可以用 FPGA 内部 PLL 或分频器来得到其它频率的时钟 该按键在调试 Nios II CPU 时,可以作为复位信 号,当然也可以由用户自定义为其它功能输入 1 个用户自定义 LED,用于简单状态指示,LED 均由 FPGA 的 IO 直接驱动 扩展接口

RESET

复位按键

LED

自定义 LED

JP1-JP2

40Pin 高速插座

提供两个 2.54mm 标准间距的扩展接口供用户 单独使用 电 源

Power U4-U6

直流电源输入 电源管理 表 3-1

直流电源适配器插座,适配器要求为+5V/1A 负责提供板上所需的 5V、3.3V、 1.2V 电压 系统组成部分及其功能描述

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下面对板上的各个模块及其硬件连接作详细说明。

3.1 Cyclone II EP2C5Q208 FPGA
FPGA-EP2C5 核心板上采用的 FPGA 是 Altera Cyclone II EP2C5Q208C8, 这款 FPGA 的资源特性如下。 4,608 LEs(逻辑单元) 119,808 total RAM bits 13 Embedded multipliers(18×18 硬件乘法器) 2PLLs(锁相环) 142 User I/O pins(用户可用 I/O)

Fineline PGFP208-pin package(封装)

3.2 JTAG 调试接口
FPGA-EP2C5 核心板上预留有 JTAG 接口供用户下载代码。JTAG 接口既可 以当做核心板 FPGA 的调试/编程接口,也可以用于对其配置器件进行编程。 核心板上提供 JTAG 调试接口为如下图 3-2 所示的 10 针插座,其每个插针 的信号定义见表 3-2。

图 3-2

开发板上的 JTAG 调试插座 信号定义 TCK GND TDO
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JTAG 插座 1 2 3

4 5 6 7 8 9 10 表 2-2

Vcc(3.3V) TMS / / / TDI GND JTAG 插座信号定义

注: ‘/’表示该插针没有任何信号。

3.3 存储单元
3.3.1 EPCS4 配置芯片
板上使用的配置芯片为 Altera 公司生产的串行主动配置芯片 EPCS4S08。 Altera 公司的串行配置器件是业界最低价格的配置器件。性能包括在系统编程 (ISP)能力和多次编程能力,这种新型串行配置器件作为 Cyclone? FPGA 器 件在大容量低价格应用领域的完美补充,使得 FPGA 和配置器件相结合,提供一 种尽可能最低价格的完整的可编程片上系统(SOPC)解决方案。EPCS4SI8N 器 件的型号标识与参数如表 3-3 所示:

表 3-3

EPCS4 器件参数

本核心板对其配置芯片 EPCS4 进行编程可以通过以下方法: 用编程电缆通过核心板上的 JTAG 调试接口, QuartusII 编译生成的 将 对应配置器件的.Jic 文件进行配置编程。

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3.3.2 SDRAM
核心板的 SDRAM 为一片 3.3V 同步动态 RAM 容量为 4M×16bits 的存储空 间。高速度 SDRAM 和高带宽数据总线,保证了 Nios II CPU 可以工作在非常高 效的状态。SDRAM 与 FPGA 的连接框图如图 3-3 所示:SDRAM 与 FPGA 的管 脚连接见如下表 3-4。

图 3-3 信号名称 SDRAM_ADDR[0] SDRAM_ADDR[1] SDRAM_ADDR[2] SDRAM_ADDR[3] SDRAM_ADDR[4] SDRAM_ADDR[5] SDRAM_ADDR[6] SDRAM_ADDR[7]

SDRAM 与 FPGA 连接框图 对应 FPGA 管脚名称 PIN_175 PIN_173 PIN_171 PIN_170 PIN_160 PIN_161 PIN_162 PIN_163 功能说明 SDRAM 地址总线

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SDRAM_ADDR[8] SDRAM_ADDR[9] SDRAM_ADDR[10] SDRAM_ADDR[11] SDRAM_DATA[0] SDRAM_DATA[1] SDRAM_DATA[2] SDRAM_DATA[3] SDRAM_DATA[4] SDRAM_DATA[5] SDRAM_DATA[6] SDRAM_DATA[7] SDRAM_DATA[8] SDRAM_DATA[9] SDRAM_DATA[10] SDRAM_DATA[11] SDRAM_DATA[12] SDRAM_DATA[13] SDRAM_DATA[14] SDRAM_DATA[15] SDRAM_BA[0] SDRAM_BA[1] SDRAM_DQM[0] SDRAM_DQM[1] SDRAM_SCKE SDRAM_SCLK SDRAM_nSCS SDRAM_nSRAS SDRAM_nSCAS 表 3-4

PIN_164 PIN_165 PIN_176 PIN_168 PIN_199 PIN_198 PIN_197 PIN_195 PIN_193 PIN_192 PIN_191 PIN_189 PIN_102 PIN_200 PIN_201 PIN_203 PIN_205 PIN_206 PIN_207 PIN_208 PIN_180 PIN_179 PIN_188 PIN_103 PIN_169 PIN_104 PIN_181 PIN_182 PIN_185 SDRAM 与 FPGA 管脚配置表 SRAM 数据总线

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3.3.3 Nor-FLASH
核心板上提供了 1 片容量为 2Mbytes(2M×8bits)Nor Flash 存储器— AM29LV160D。该芯片支持 3.0~3.6V 单电压供电情况下的读、写、擦除以及 编程操作,访问时间可以达到 90ns。AM29LV160D 由 32 个 64Kbytes 的扇区 组成,每个扇区都支持在线编程。另外,该芯片在高达 125℃条件下,依然可以 保证存储的数据 20 年不会丢失。

图 3-4

Nor Flash 与 FPGA 连接框图

核心板上的 Nor Flash 存储器主要用来存储程序代码和代码需要的数据(如 字库等) 。在本核心板中,共 256KB 的字库数据存贮于 Nor Flash 的 0X1C0000 —0X1FFFF 处。Nor Flash 与 FPGA 的连接框图如上图 3-4 所示:Nor Flash 与 FPGA 的管脚连接见如下表 3-5。 信号名称 NOR_FLASH_ADDR[0] NOR_FLASH_ADDR[1] NOR_FLASH_ADDR[2] NOR_FLASH_ADDR[3] NOR_FLASH_ADDR[4] NOR_FLASH_ADDR[5] 对应 FPGA 管脚名称 PIN_72 PIN_63 PIN_89 PIN_90 PIN_92 PIN_94 功能说明 Nor Flash 地址总线

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NOR_FLASH_ADDR[6] NOR_FLASH_ADDR[7] NOR_FLASH_ADDR[8] NOR_FLASH_ADDR[9] NOR_FLASH_ADDR[10] NOR_FLASH_ADDR[11] NOR_FLASH_ADDR[12] NOR_FLASH_ADDR[13] NOR_FLASH_ADDR[14] NOR_FLASH_ADDR[15] NOR_FLASH_ADDR[16] NOR_FLASH_ADDR[17] NOR_FLASH_ADDR[18] NOR_FLASH_ADDR[19] NOR_FLASH_ADDR[20] NOR_FLASH_DATA[0] NOR_FLASH_DATA[1] NOR_FLASH_DATA[2] NOR_FLASH_DATA[3] NOR_FLASH_DATA[4] NOR_FLASH_DATA[5] NOR_FLASH_DATA[6] NOR_FLASH_DATA[7] NOR_FLASH _CS NOR_FLASH _RD NOR_FLASH _WE 表 3-5

PIN_95 PIN_96 PIN_97 PIN_86 PIN_84 PIN_82 PIN_81 PIN_80 PIN_77 PIN_76 PIN_75 PIN_74 PIN_99 PIN_101 PIN_87 PIN_59 PIN_58 PIN_57 PIN_56 PIN_67 PIN_68 PIN_69 PIN_70 PIN_61 PIN_60 PIN_88 Nor Flash 与 FPGA 管脚配置表 片选信号 读信号 写信号 Nor Flash 数据总线

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3.4 输入/输出设备
3.4.1 晶振
核心板上提供了高精度、高稳定性 50MHz 时钟,该时钟直接与 FPGA 的

PIN-23(GCLK0)引脚相连。
如果设计人员需要其它频率时钟源,可以在 FPGA 内部进行分频或利用 FPGA 内部 PLL 倍频等途径来得到。 图 3-5 所示为晶体与 FPGA 连接框图;表 3-6 所示为晶体与 FPGA 管脚连 接配置表。

图 3-5 50MHZ 晶振与 FPGA 连接框图 信号名称 50MHZ 对应 FPGA 管脚名称 PIN_23 功能说明 50MHZ Clock input

表 3-6 50MHZ 晶振与 FPGA 管脚配置表

3.4.2 用户自定义 LED
为了方便开发人员进行简单直观的信号观察,开发板上提供了一个用户自定 义 LED 灯。 这个 LED 灯位于核心板的右上方, LED 灯由 FPGA 的 IO 引脚直接驱 动,当 FPGA 对应的 IO 输出高电平时,LED 点亮;当 FPGA 对应的 IO 输出低电 平时,LED 熄灭。 四个 LED 和 FPGA 的硬件连接如图 3-6 所示,四个 LED 灯与 FPGA 的管脚
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连接如表 3-7。

图 3-6 LED 灯与 FPGA 连接框图

信号名称 HLED

对应 FPGA 管脚名称 PIN_152

功能说明 Red LED display

表 3-7 LED 灯与 FPGA 管脚配置表

3.4.3 复位按键
开发板上有一个复位按键,位于核心板的左下角。复位按键上面的 LED 为 复位指示,当复位按键按下时(低电平) ,LED 亮。 复位按键连接到 FPGA 的 PIN_64 引脚上, 可以供开发人员作为 Nios II CPU 的复位信号。当然也可以作为普通的按键来使用。 复位按键与 FPGA 的连接如图 3-7 所示。与 FPGA 的管脚配置如表 3-8 所 示。

图 3-7

复位按键与 FPGA 连接框图

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信号名称 Reset

对应 FPGA 管脚名称 PIN_64

功能说明 复位按键输入

表 3-7 复位按键与 FPGA 管脚配置表

3.5 电源管理接口
核心板单独使用时, 仅需从 Power 电源适配器接口输入+5V 直流电压即可 (核 心板的左上角处) 用户需要特别注意的是, 。 插入电源适配器接口的插头必须为内正 外负供电极性,如图 3-8 示。为了保证系统能够稳定工作,电源适配器功率最好在 5V/1A 以上。

图 3-8

电源适配器插头说明

核心板与系统板和扩展板接合起来使用时,核心板的供电由系统板提供。 核心板上的电源管理模块将输入的 5V 直流电源转换为各模块所需的适配电 源。电源管理模块输出的电源分布如下图 3-9 示。

图 3-9

电源管理模块流程图

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3.6 扩展接口
核心板上提供的资源模块占用了部分 FPGA 引脚,除此之外,还有 63 可用 IO 供用户自定义使用, 这些 IO 通过两个间距为 2.54mm 的标准双排针插座 JP1 和 JP2 为用户提供了 63 个用户自定义 IO,以满足用户的需要。JP1、JP2 两个扩展接口在 核心板上的位置如下图 3-10 所示红色框内。

图 3-10 扩展接口 JP1、JP2 在核心板中所处位置

标准 2.54mm 排针扩展接口
在核心板上左右两边的 40P 的间距为 2.54mm 的标准双排针插座将 FPGA 的 IO 管脚转换为普通的双排针扩展接口,方便用户自行扩展。JP1、JP2 扩展接口 的每个针的序号如图 3-11 所示。JP1、JP2 双排针的每个针与 FPGA 管脚的连接如 表 3-8、3-9 所示。

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图 3-11 2.54mm 间距 40P 双排针扩展接口 JP1 引脚位置 1-2 3-4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 对应 FPGA 管脚名称 / / PIN_3 PIN_4 PIN_5 PIN_6 PIN_8 PIN_10 PIN_11 PIN_12 PIN_13 PIN_14 PIN_15 / / /
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功能说明 VCC GND FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA TDO FPGA TMS FPGA TCK

19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40

/ PIN_24 PIN_27 PIN_28 PIN_30 PIN_31 PIN_32 PIN_33 PIN_34 PIN_35 PIN_36 PIN_37 PIN_39 PIN_40 PIN_45 PIN_46 PIN_47 PIN_48 PIN_44 PIN_43 PIN_41 /

FPGA TDI FPGA CLK1 FPGA CLK2 FPGA CLK3 FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O GND

表 3-8 JP1 扩展接口与 FPGA 的管脚连接表

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JP2 引脚位置 1-2 3-4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27

对应 FPGA 管脚名称 / / PIN_151 PIN_150 PIN_149 PIN_147 PIN_146 PIN_145 PIN_144 PIN_143 PIN_142 PIN_141 PIN_139 PIN_138 PIN_137 PIN_135 PIN_134 PIN_133 PIN_128 PIN_127 PIN_120 PIN_119 PIN_118 PIN_117 PIN_116

功能说明 VCC GND FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA TDO FPGA TMS FPGA TCK FPGA TDI FPGA CLK1 FPGA CLK2 FPGA CLK3 FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O

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28 29 30 31 32 33 34 35 36 37-38 39-40

PIN_115 PIN_114 PIN_113 PIN_112 PIN_110 PIN_108 PIN_107 PIN_106 PIN_105 / /

FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O VCC GND

表 3-9 JP2 扩展接口与 FPGA 的管脚连接表

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第四节 系统板功能模块说明
EDA/SOPC 系统板提供了丰富的资源供学生或开发人员学习使用, 资源包括接 口通信、控制、存储、数据转换以及人机交互显示等几大模块。上述的这些资源模 块既可以满足初学者入门的要求, 也可以满足开发人员进行二次开发的要求。 4-1 图 所示为 EDA/SOPC 系统板的功能框图。

图 4-1 系统底板模块布局图

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4.1 显示及显示控制
4.1.1 数码管显示模块
系统底板上使用的七段码管为八位动态扫描方式的共阴极性的数码管。八个 数码管的段码即 A、B、C、D、E、F、G、DP 段信号均连接在一起,每个数码管 的 COM 端通过一个三、八译码器来控制。 图 4-2 所示为数码管与 FPGA 的电路连接图。 4-1 为其接口与 FPGA 的 IO 表 配置表。

图 4-2

八位七段数码管与 FPGA 连接框图

信号名称 Seg[0] Seg[1] Seg[2] Seg[3] Seg[4] Seg[5] Seg[6] Seg[7]

FPGA I/O 名称 PIN_3 PIN_4 PIN_5 PIN_6 PIN_8 PIN_10 PIN_11 PIN_12

核心板接口管脚号 JP1_5 JP1_6 JP1_7 JP1_8 JP1_9 JP1_10 JP1_11 JP1_12

功能说明 7-Seg display “a” 7-Seg display “b” 7-Seg display “c” 7-Seg display “d” 7-Seg display “e” 7-Seg display “f” 7-Seg display “g” 7-Seg display “dp”

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SEL[0] SEL[1] SEL[2]

PIN_15 PIN_14 PIN_13 表 4-1

JP1_15 JP1_14 JP1_13

7-Seg COM port setcle

八位七段数码管接口与 FPGA 管脚配置表

4.1.2 八位 LED 功能模块
EDA/SOPC 系统板上提供了十二位用户自定义配置的 LED 灯,他可以做为 信号指示灯来使用。在系统板上每个 LED 灯的下方均标明了 LED 的序号,从左 到右依次标识为 LED1~LED8。当 FPGA 对 LED 灯输出高电平时,LED 灯被点 亮,输出为低电平时 LED 灯熄灭。其电路与核心板上的 LED 灯基本一致。 图 4-2 是 LED 灯模块与 FPGA 的电路连接框图。表 4-2 为 LED 灯与 FPGA 的 IO 管脚配置表。

图 4-2 12 位 LED 灯与 FPGA 连接框图

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信号名称 LED[0] LED[1] LED[2] LED[3] LED[4] LED[5] LED[6] LED[7]

FPGA I/O 名称 Pin_32 Pin_33 Pin_34 Pin_35 Pin_36 Pin_37 Pin_39 Pin_40

核心板接口管脚号 JP1_25 JP1_26 JP1_27 JP1_28 JP1_29 JP1_30 JP1_31 JP1_32

功能说明 LED1 display LED2 display LED3 display LDE4 display LED5 display LED6 display LED7 display LED8 display

表 4-2 8 位 LED 灯模块接口与 FPGA 管脚配置表

4.1.3

1602LCD 显示模块

系统板配置了文字型 LCD 模块,此 LCD模块内是由 LCD 显示器、LCD 驱 动器、LCD 控制器三部份所组成。目前市售 LCD 模块其控制方法均相同,此乃因 LCD 模块内部所使用之LCD控制器均与 HITACHI 之 HD44780 兼容,此背光 LCD 模块具有14根脚位 ( 不含背光 )。不同厂牌的模块模块亦可互换,其应用方 式亦均相同。具体的参数请参照此液晶的数据手册。 图4-3是LCD模块的组成框图,图4-4是LCD模块与核心板FPGA的连接框图, 表4-3是LCD模块接口与核心板FPGA的管脚配置表。
Vdd DB7~DB0 RS R/W E Vc Vss

LCD 控制器

LCD 驅動器

LCD 顯示器

图 4-3 1602LCD 模块组成框图

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图 4-4 LCD 模块接口与 FPGA 连接框图 信号名称 LCD_RS LCD_WR LCD_E LCD_D [0] LCD_D [1] LCD_D [2] LCD_D [3] LCD_D [4] LCD_D [5] LCD_D [6] LCD_D [7] 表4-3 FPGA I/O 名称 Pin_105 Pin_106 Pin_107 Pin_108 Pin_110 Pin_112 Pin_113 Pin_114 Pin_115 Pin_116 Pin_117 核心板接口管脚号 JP2_36 JP2_35 JP2_34 JP2_33 JP2_32 JP2_31 JP2_30 JP2_29 JP2_28 JP2_27 JP2_26 功能说明

LCD模块接口与FPGA管脚配置表
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4.2 按键开关输入模块
按键开关输入模块就是通过手动按动键值为系统提供可控的脉冲信号。在系 统底板上提供了六位的按键开关供用户使用。从左到右依次标识为 BT1~BT6。 当按键被按下时,按键输出一个低电平信号到 FPGA 对应的 I/O 管脚,反之不按 时按键输出一个高电平信号至 FPGA 对应的 I/O 管脚。 图 4-5 为按键开关模块与 FPGA 的电路框图; 4-4 为按键开关输入模块接 表 口与 FPGA 的 I/O 管脚连接配置表。

图 4-5 信号名称 S[0] S[1] S[2] S[3] S[4] S[5]

按键开关模块与 FPGA 连接框图 核心板接口管脚号 JP1_20 JP1_21 JP1_22 JP1_34 JP1_36 JP1_38 功能说明 ‘S1’ Button ‘S2’ Button ‘S3’ Button ‘S4’ Button ‘S5’ Button ‘S6’ Button

FPGA I/O 名称 PIN_24 PIN_27 PIN_28 PIN_46 PIN_48 PIN_43 表 4-4

按键开关模块接口与 FPGA 管脚配置表

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4.3 功能接口模块
4.3.1 串行通信接口模块
EDA/SOPC 系统板上提供一路标准的九针/孔 COM 串行接口供用户使用。其电 路与作用与核心板是的 COM 接口一致。 图 4-6 所示为系统板上的串行接口 COM 与 FPGA 的连接框图。 4-5 所示为系 表 统板上串行接口模块与 FPGA 的 I/O 管脚分配表。

图 4-6

系统板 COM 口模块与 FPGA 连接框图

信号名称 RXD TXD

FPGA I/O 名称 Pin_120 Pin_119

核心板接口管脚号 JP1_23 JP2_24

功能说明 COM Port TXD COM Port RXD

表 4-5 串行 COM 接口模块与 FPGA 管脚配置表

4.3.2

PS/2 鼠标键盘接口
EDA/SOPC 系统板上提供了两个标准和 PS/2 接口用于连接外部的 PS/2 鼠标和

键盘设备。 图 4-7 所示为 PS/2(6Pin)接口的引脚定义。图 4-8 所示为系统板上两个标 准 PS/2 接口与 FPGA 的电路连接框图。 4-6 所示为 PS/2 模块的接口与 FPGA 的 表 管脚分配表。
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图 4-7

PS/2 接口引脚定义

图 4-8

PS/2 模块与 FPGA 的电路连接框图

信号名称 KB_DAT KB_CLK MS_DAT MS_CLK

FPGA I/O 名称 Pin_128 Pin_127 Pin_141 Pin_139 表 4-6

核心板接口管脚号 JP2_21 JP2_22 JP2_14 JP2_15

功能说明 KeyBoard data KeyBoard clock Mouse data Mouse clock

PS/2 模块接口与 FPGA 管脚配置表

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4.3.3

SD/MMC SD 卡接口
系统板上提供一个 SD 卡接口供用户对海量数据进行存储与读取。其电路结

构与核心板上电路结构一致.其设备的各接口与核心板上的 SD 卡设备共用一组 I/O 管脚。 图 4-9 所示为系统板上 SD 卡接口模块与 FPGA 的电路连接框图。表 4-7 所 示为系统板上 SD 卡模块接口与 FPGA 的管脚分配表。

图 4-9

SD 卡设备与 FPGA 连接框图

信号名称 SD_CS SD_CLK SD_DI SD_DO SD_WP SD_CD

FPGA I/O 名称 PIN_142 PIN_144 PIN_143 PIN_145 PIN_146 PIN_147 表 4-7

核心板接口管脚号 JP2_13 JP2_11 JP2_12 JP2_10 JP2_9 JP2_8

功能说明

SD 卡设备与 FPGA 管脚配置表

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4.3.4 VGA 显示接口
系统板上提供一个 VGA 显示接口,通过 FPGA 对其控制端进行控制,形成 三位 8 色的 VGA 输出。 VGA 接口与 FPGA 的连接如下图 4-10 所示,表 4-8 所示为系统板上 VGA 接口模块接口与 FPGA 的管脚分配表。

图 4-10 SD 卡设备与 FPGA 连接框图

信号名称 VGA_R VGA_G VGA_B VGA_HS VGA_VS

FPGA I/O 名称 PIN_44 PIN_45 PIN_47 PIN_30 PIN_31 表 4-8

核心板接口管脚号 JP1_37 JP1_33 JP1_35 JP1_23 JP1_24

功能说明

VGA 输出模块接口与 FPGA 管脚配置表

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4.4 控制模块及传感器
4.4.1 RTC 实时时钟
RTC 芯片为 DS1302。 DS1302 是 DALLAS 公司推出的涓流充电时钟芯片, 内含有一个实时时钟/日历和 31 字节静态 RAM ,通过简单的串行接口与 CPU 进行通信。实时时钟/日历电路提供秒、分、时、日、日期、月、年的信息,每月 的天数和闰年的天数可自动调整, 时钟操作可通过 AM/PM 指示决定采用 24 或 12 小时格式。DS1302 与 CPU 之间能简单地采用同步串行的方式进行通信,接 口连接非常简单,占用端口资源很少,且操作非常容易。 图 4-11 所示为 RTC 模块与 FPGA 的电路连接框图。表 4-9 所示为 RTC 模 块接口与 FPGA 管脚分配表。

图 4-11 RTC 模块与 FPGA 连接框图 信号名称 RTC_CLK RTC_IO RTC_RST FPGA I/O 名称 PIN_138 PIN_137 PIN_135 核心板接口管脚号 JP2_16 JP2_17 JP2_18 功能说明

表 4-9 RTC 模块接口与 FPGA 管脚配置表

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4.4.2 数字温度传感器
该模块采用了具有 1-Wire 接口的温度传感器——DS18B20, 目的是为了让 用户了解 1-Wire 协议, 以及如何用 CPU 控制该温度传感器, 从而加深对 1-Wire 总线协议的理解。 图 4-12 所示为数字温度传感器模块与 FPGA 的电路连接框图。 4-10 所示 表 为数字温度传感器模块接口与 FPGA 管脚分配表。

图 4-12 数字温度传感器模块与 FPGA 连接框图

信号名称 DS18B20

FPGA I/O 名称 Pin_41

核心板接口管脚号 JP1_39

功能说明

表 4-10 数字温度传感器模块接口与 FPGA 管脚配置表

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4.4.3

EEPROM 存储模块
该模块是了让用户学习 IIC 总线而设计的,模块中包含了一个 IIC 接口的

EEPROM,用户可以通过 IIC 总线写入数据和读出写入的数据,用以证明 IIC 接 口通信正常。开发平台上使用的 IIC EEPROM 为 AT24C08,容量为 1024×8 (8Kbytes) 。 图 4-13 所示为 IIC EEPROM 模块与 FPGA 的电路连接框图。表 4-11 所示 为 IIC EEPROM 模块接口与 FPGA 管脚分配表。

图 4-13 IIC EEPROM 模块与 FPGA 连接框图 信号名称 IICSDA IICSCL FPGA I/O 名称 Pin_133 Pin_134 核心板接口管脚号 JP2_20 JP2_19 功能说明

表 4-11 IIC EEPROM 模块接口与 FPGA 管脚配置表

4.4.3 蜂鸣器
EDA/SOPC 系统上提供一路 5V 长声蜂鸣器供用户使用。 其模块位于系统 LCD 模块的右边。

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信号名称 IICSDA

FPGA I/O 名称 Pin_118

核心板接口管脚号 JP2_25

功能说明

表 4-12 蜂鸣器与 FPGA 管脚配置表

4.5 FPGA 扩展接口
系统板上将 FPGA 的部分 IO 端口通过一个 34 芯的 IDE 的座子引出供用户二次 开发使用,用户也可以将 FPGA 核心板拿起来单独使用。该扩展接口位于系统的右 上方,其针脚号从左到右、从上到下依次为 1 号到 34 号管脚,每个管脚与 FPGA 的 IO 配置表如下表 4-13 所示。 MCU I/O 管脚号 1-2 3-4 5 6 7 8 9 10 11 12 13 14 15 16 17 EP2C5 I/O 管脚名 / / PIN_31 PIN_30 PIN_32 PIN_33 PIN_34 PIN_35 PIN_36 PIN_37 PIN_39 PIN_40 PIN_149 PIN_150 PIN_151 功能说明 VCC GND FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O

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18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34

PIN_45 PIN_47 PIN_44 PIN_105 PIN_106 PIN_107 PIN_108 PIN_110 PIN_112 PIN_113 PIN_114 PIN_115 PIN_116 PIN_117 PIN_133 PIN_134 PIN_135

FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O FPGA I/O

表 4-13 FPGA I/O 扩展接口与 FPGA 管脚配置表

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第五节 软件的安装与授权
Altera 公司的 QuartusII 软件提供了可编程片上系统(SOPC)设计的一个综 合开发环境,是进行 SOPC 设计的基础。QuartusII 集成环境包括以下内容:系统 级设计,嵌入式软件开发,可编程逻辑器件(PLD)设计,综合,布局和布线,验 证与仿真。 QuartusII 设计软件根据设计者需要提供了一个完整的多平台开发环境,它包 含整个 FPGA 和 CPLD 设计阶段的解决方案。图 5-1 说明了 QuartusII 软件的开发 流程。

图 5-1 QuartusII 软件开发流程

此外,QuartusII 软件允许用户在设计流程的每个阶段使用 QuartusII 图形用 户界面、EDA 工具界面或命令行界面。在整个设计流程中可以使用这些界面中的一 个,也可以在不同的设计阶段使用不同的界面。 Altera 技术领先的 QuartusII 设计软件配合一系统可供客户选择的 IP 核, 可使 设计人员在开发和推出 FPGA、CPLD 和结构化的 ASIC 设计的同时,获得无与伦比 的设计性能、一流的易用性以及最短的市场推出时间。这是设计人员首次将 FPGA 移植到结构化的 ASIC 中,能够对移植后的性能和功耗进行准确的估算。 QuartusII 软件支持 VHDL 和 Verilog 硬件描述语言(HDL)的设计输入、基
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于图形的设计输入方式以及集成系统设计工具。QuartusII 软件可以将设计、综合、 布局和布线以及系统的验证全部整合到一个无缝的环境之中。其中还包括第三方 EDA 工具的接口如 MATLAB 等。 QuartusII 软件包括 SOPC Builder 工具。SOPC Builder 针对可编程片上系统 (SOPC)的各种应用自动完成 IP 核(包括嵌入式处理器、协处理器、外设、数字 信号处理器、存储器和用户设定的逻辑)的添加、参数设置和连接进行操作。SOPC Builder 节约了原先系统集成工作中所需要大量时间,使设计人员能够在同几分钟 内将概念转化成真正可运行的系统。

5.1 QUARTUSII 的安装与授权
5.1.1 PC 机的系统配置
为了使 QuartusII 软件的性能达到最佳,Altera 公司建议的最低配置如下: 奔腾 II400MHZ,512MB 以上的系统 CPU 和内存。 大于 800MB 的安装 QuartusII 软件所需要的最小硬盘空间。 Windows2000 或 Windows XP 或者 WINNT4.0 以上的操作系统。 Microsoft Windows 兼容的 SVGA 显示器。 至少有下面的端口之一: 用于程序下载的并行接口 (LPT 口) 用于 USB ; 下载和通信的 USB 口。 Microsoft IE5.0 以上的浏览器。 TCP/IP 网络协议。

5.1.2 QUARTUSII 软件的安装
在满足系统配置的计算机上,可以按照以下的步骤来安装 QuartusII 软件(在 这里以在 WINDOWSXP 操作系统下安装 QuartusII8.1 为例) : (1) 将本开发板提供的配套光盘放入计算机的光驱中, 文件夹 QII81 为开发 板的配套软件。文件夹下的文件如下图 5-2 所示。

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图 5-2

开发软件

(2) 在图 3-2 中所示为本开发板配套的开发软件, 提供四个安装文件和两个 破 解 文 件 。 软 件 的 功 能 如 上 图 所 标 识 。 安 装 QUARTUSII81 点 击 运 行 81_Quartus_windows.exe 进行解压安装进入如下图 5-3 所示界面。

图 5-3 QuartusII81 解压缩设置界面
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(3) 在图 5-3 所示的解压缩界面中, 用户可以通过 所示,直到弹出新的对话框如图 5-5 所示。

按键来安

装文件解压缩后的存放位置,选择好后点击 Install 进入解压安装过程如图 5-4

图 5-3 安装文件解压缩

图 5-5 QUARTUSII 安装信息界面

(4) 点击图 5-5 安装信息界面的 NEXT 选项出现如图 5-6 所示的界面。

图 5-6 安装公司声名界面
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(5) 在图 5-6 所示的界面中如果同意其公司声名则选取第一项继续进行安 装,如果不同意其公司声名则选取第二项退出安装。选取第一项同意其公司声 名,点击 NEXT 继续进行安装出现如图 5-7 所示计算机有关信息界面。

图 5-7 计算机信息界面 (6) 点击图 5-7 中 NEXT 选项继续安装, 进行如下图 5-8 所示安装路径选择 界面。

图 5-8 安装路径选择界面
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(7) 用户可以点击上图 5-8 中的 BROWSE 选项,根据用户自己的需要来选 取和设定要安装的软件的路径。设定好后点击 NEXT 进行其程序组名的选取和 设定,如图 5-9 所示。

图 5-9 程序组名的设置界面 (8) 用户可以在 Program Folder 项目下输入 QuartusII 所在程序组名称 等设置。输入完后,点击 NEXT 可以进入如图 5-9 所示的安装类型选择界面。 用户可以选择完全安装模式(需要最大的用户空间)或用户自定义模式安装。 如果用户的安装硬盘空间足够大,建议选取完全安装模式进行安装。

图 5-10 安装类型选择界面
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(9) 选择好安装模式后,点击图 5-10 的 NEXT 按键,出现前面我们对安装 文件的一些设置信息,如图 5-11 所示。

图 5-11 安装设置信息界面 (10) 点击图 5-11 的 NEXT 按键进入程序安装过程界面进行程序安装,如图 5-12 所示。

图 5-12 程序安装进程界面
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(11) 在 图 3-12 所 示 的 图 中 , 直 到 安 装 进 度 条 显 示 安 装 完 成 , 则 整 个 QuartusII 的安装完成,出现如图 3-13 所示界面,是否在电脑桌面上显示程序 图标。

图 5-13 程序桌面图标设置界面 (12) 点击图 5-13 界面的“是”按键,将程序的图标放到桌面上,完成设置 出现如图 5-14 所示的界面。

图 5-14 程序安装完成界面 (13) 在图 5-14 中如果选取其中的选项, 点击 Finish 则打开相应的自述文件, 不选取其中的选项,点击 Finish 则完成整个 QuartusII 的安装。

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5.1.3 QUARTUSII 软件的授权
完成 QuartusII8.1 软件安装之后,为了让软件能够正常运行,还必须给软件 进行适当的设置和安装授权文件。QuartusII 需要有一个有效的、未过期的授权文 件 License.dat 。授权文件包括对 Altera 综合与仿真的授权。下面以使用破解器进 行授权作简单的说明。 (1) 在 电 脑 上 打 开 开 发 板 配 套 光 盘 , 打 开 QUARTUSII 授 权 文 件 夹 Crack_QII81, 在文件夹内有两个文件如下图 5-14 所示。 一个为 QUARTUSII81 的破解器,一个 TXT 文档是破解器的使用方法。

图 5-14 程序安装完成界面 (2) 运行文件夹内 QUARTUSII81 破解器文件 Quartus_II_81 破解器。EXE 文件,进行授权。运行后如下图 5-15 所示。

图 5-15 破解器运行界面
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(3) 点击图 5-15 中的“应用补丁”按键,出现如图 5-16 所示界面。

图 5-16 破解器运行界面 (4) 点击图 5-16 是的 “是” 按键, 找到安装文件 sys_cpt.dll 进行替换破解。 一般 sys_cpt.dll 文件在安装路径/ALTERA/81/QUARTUS/BIN 目录下。如下 图 5-17 所示。

图 5-17 破解器运行界面

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(5) 选中 sys_cpt.dll 文件,点击“打开”按键完成对软件的破解。并准备 生成授权文件 license.dat,如图 5-18 所示。

图 5-18 破解器运行界面 (6) 在图 5-18 所示的界面中选择存放 license.dat 的位置, 点击 “保存 “按 键,完成授权文件 license.dat 的生成。出现如图 5-19 所示的界面,完成授权 文件的生成。

图 5-19 破解器运行界面

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(7) license.dat 文件存放的路径名称不能包含汉字和空格,空格可以用下 划线代替。点击“退出“按键,退出破解器的运行。 (8) 在计算机的开始菜单中或者双击电脑桌面上 QuartusII 软件的图标, 打 开已安装好的 QuartusII 软件来进行 QuartusII 软件的授权与注册,第一次打 开 QuartusII 软件则会出现如图 5-20 所示的提示信息。

图 5-20 QUARTUSII 运行界面 (9) 在图 5-20 所出现的提示信息是表示 QuartusII 软件是用 QuartusII 的 界面打开还是用 MAXPLUSII 的界面来打开 QuartusII 软件。选取其中的一项 后,点击 OK 出现如图 5-21 所示的授权方式选择界面。

图 5-21 授权方式选择

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(10) 首次启动 QuartusII 软件, 因为还没有安装授权文件, 会出现如图 5-21 的提示信息。给出了三种选项:第一项为执行 30 天的评估版模式,第二项为从 altera 公司网站自动提取授权以及指定一个有效的授权文件的位置。第三项为 授权文件的安装选项。选取第三项,出现如图 5-22 所示的提示对话框。

图 5-22 License Setup 对话框 (11) 在图 5-12 的对话框中,软件会检测到计算机的 NIC 号码,使用者必须 用这个号码将软件安装光盘提供的 License.dat 文件中的服务器的主机号码替 换。其步骤如下: A、 找到前面破解文件生成的 license.dat 文件,用记事本将文件打开, 如图 5-23 所示。

图 5-23

license.dat 文件

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B、 将 license.dat 文件中的“XXXXXXXXXXXX“用软件安装电脑中的 网卡号替换。在电脑中有可能存在多个网卡,选择其中的一个网卡号 就 可 以 了 。 如 我 们 的 NIC 号 码 为 00023f060f27 , 授 权 文 件 的 HOSTID=XXXXXXXXXXXX 。 则 用 00023f060f27 替 换 所 有 的 XXXXXXXXXXXX。在编辑菜单中选取替换命令,在查找内容框内输 入“XXXXXXXXXXXX”在替换为框内输入“00023f060f27” 。点击 全部替换,完成 HOSTID 号的替换,如下图 5-24 所示:

图 5-23 NIC 号码的替换 C、 替换完成后,要重新对这个授权文件进行保存。其授权文件必须满足 下面的条件:授权文件必须以.DAT 为扩展名,避免在记事本中修改 后保存为 License.dat.txt。在文件下拉菜单中选取另存为选项,在 其对话框中设定保存的路径、文件名、以及文件类型等选项。点击保 存按钮完成文件的保存。 (12) 完成对授权文件的修改后,回到 LICENSE 的授权。在对话框的 License SETUP 对话框继续对软件

file 选项选择刚修改过的 License.dat 文件,在

对话框的中间的“License AMPP/MegaCore functions”框中会出现授权后 的 AMPP/MegaCore 功能。点击 OK 完成软件的授权,如图 5-24 所示。

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图 5-24 授权设置

5.2 NIOSII 软件的安装
ALTERA 公司在继全球范围内推出 CycloneII 和 StratixII 器件系列后又推出了 支持这些新款 FPGA 系列的 NiosII 嵌入式处理器。NiosII 嵌入式处理器使用 32 位 的指令集结构,完全与二进制代码兼容,定位于广泛的嵌入式应用。 开发人员使用 altera NiosII 处理器和 FPGA,用户可以实现在处理器、外设、

存储器和 I/O 接口方面的合理组合。同时提升系统的性能。在成本方面大大的降低 了系统的成本。 相对于 QuartusII 软件,其版本如果为 4.0 或以下版本则其配套的为 Nios 嵌 入式处理器, 其版式本如果为 5.0 或更高的版本则其配套的为 NiosII 嵌入式处理器。 根据前面安装的 QuartusII 软件,我们以安装与之配套的 NiosII8.1 嵌入式系统软 件。其安装方法与 QUARTUSII 软件的安装一样。 (1) 将开发板配套软件光盘放入计算机的光驱中,打开并运行光盘中的 NIOSII 安装程序 81_nios2eds_windows.exe 文件,出现如图 5-25 所示的安 装界面。

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图 5-25 NIOSII 解压路径设置 (2) 在图 5-25 所示的解压缩界面中,用户可以通过 按键来

安装文件解压缩后的存放位置,选择好后点击 Install 进入解压安装过程如图 5-26 所示,直到弹出新的对话框如图 5-27 所示。

图 5-26 安装文件解压缩

图 5-27

QUARTUSII 安装信息界面

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(3) 点击图 5-27 安装信息界面的 NEXT 选项出现如图 5-28 所示的界面。

图 5-28 授权安装信息界面 (4) 点击“YES”按键,进入下一个设置界面如下图 5-29 所示。

图 5-29 安装设置信息界面 (5) 根据用户自己的需要或者按默认输入一个名称后,按“NEXT”按键进 入程序安装路径设置界面。如下图 5-30 所示。

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图 5-30 程序安装路径设置界面 (6) 用户可以点击上图 5-30 中的 BROWSE 选项,用户可以根据自己的需 要来选取和设定要安装的软件的路径,也可以按默认设置来进行路径设置。设 定好后点击 NEXT 进行其程序组名的选取和设定,如图 5-31 所示。

图 5-31 程序组名设置界面

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(7) 用户可以在 Program Folder 项目下输入 NIOSII 所在程序组名称等设 置。输入完后,点击 NEXT 可以进入如图 5-32 所示的安装类型选择界面。用 户可以选择完全安装模式(需要最大的用户空间)或用户自定义模式安装。如 果用户的安装硬盘空间足够大,建议选取完全安装模式进行安装。

图 5-31 安装模式选择设置界面 (8) 选择完成后,点击“NEXT”按键,出现前面我们已经设置好的信息界 面下图 5-32 所示。

图 5-32 安装程序设置信息界面

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(9) 点击图 5-33 中的 “NEXT” 按键, 进入程序安装进程如下图 5-33 所示。

图 5-33 安装程序设置信息界面 (10) 在图 5-33 所示安装进程待安装进度条完成后,会出现如下图 5-34 所 示界面,提示用户是否在桌面上建立一个图标。

图 5-34 安装程序设置信息界面 (11) 用户根据自己的设置需要选择“是”或者“否”按键,来完成设置。出 现如图 5-35 所示界面。 在界面中有一个选择项, 其选择项为是否打开自述文件 链接。选择后点击“FINISH”后完成程序的安装。

图 5-35 安装程序完成

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附表一:核心板上资源模块与 FPGA 的管脚连接表
信号名称 FPGA IO 接脚 信号名称 FPGA IO 接脚

NIOSII-EP2C5 核心板模块 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 PIN_72 PIN_63 PIN_89 PIN_90 PIN_92 PIN_94 PIN_95 PIN_96 PIN_97 PIN_86 PIN_84 PIN_82 PIN_81 PIN_80 PIN_77 PIN_76

FLASH(AM29LV160D) A16 A17 A18 A19 A20 D0 D1 D2 D3 D4 D5 D6 D7 CS RD WR SDRAM A6 A7 A8 A9 A10 A11
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PIN_75 PIN_74 PIN_99 PIN_101 PIN_87 PIN_59 PIN_58 PIN_57 PIN_56 PIN_67 PIN_68 PIN_69 PIN_70 PIN_61 PIN_60 PIN_88

NIOSII-EP2C5 核心板模块 A0 A1 A2 A3 A4 A5 PIN_175 PIN_173 PIN_171 PIN_170 PIN_160 PIN_161

PIN_162 PIN_163 PIN_164 PIN_165 PIN_176 PIN_168

信号名称

PIN_164

信号名称

FPGA IO 接脚 SDRAM

NIOSII-EP2C5 核心板模块 D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 PIN_199 PIN_198 PIN_197 PIN_195 PIN_193 PIN_192 PIN_191 PIN_189 PIN_102 PIN_200 PIN_201 PIN_203 PIN_205 D13 D14 D15 BA[0] BA[1] DQM[0] DQM[1] SCKE SCLK SCS SRAS SCAS ------

PIN_206 PIN_207 PIN_208 PIN_180 PIN_179 PIN_188 PIN_103 PIN_169 PIN_104 PIN_181 PIN_182 PIN_185 -----自定义 LED

NIOSII-EP2C5 核心板模块 LED PIN_152 ------

-----复位按键

NIOSII-EP2C5 核心板模块 RESET PIN_64 ------

-----系统时钟

NIOSII-EP2C5 核心板模块 50MHZ J2 ------

------

NIOSII-EP2C5 核心板模块 JP1_1 JP1_2 JP1_3 JP1_4 JP1_5 VCC VCC GND GND PIN_3

扩展接口 JP1 JP1_6 JP1_7 JP1_8 JP1_9 JP1_10 PIN_4 PIN_5 PIN_6 PIN_8 PIN_10

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信号名称

FPGA IO 接脚

信号名称

FPGA IO 接脚

NIOSII-EP2C5 核心板模块 JP1_11 JP1_12 JP1_13 JP1_14 JP1_15 JP1_16 JP1_17 JP1_18 JP1_19 JP1_20 JP1_21 JP1_22 JP1_23 JP1_24 JP1_25 PIN_11 PIN_12 PIN_13 PIN_14 PIN_15 / / / / PIN_24 PIN_27 PIN_28 PIN_30 PIN_31 PIN_32

扩展接口 JP1 JP1_26 JP1_27 JP1_28 JP1_29 JP1_30 JP1_31 JP1_32 JP1_33 JP1_34 JP1_35 JP1_36 JP1_37 JP1_38 JP1_39 JP1_40 扩展接口 JP2 JP2_10 JP2_11 JP2_12 JP2_13 JP2_14 JP2_15 JP2_16 JP2_17 JP2_18 PIN_145 PIN_144 PIN_143 PIN_142 PIN_141 PIN_139 PIN_138 PIN_137 PIN_135 PIN_33 PIN_34 PIN_35 PIN_36 PIN_37 PIN_39 PIN_40 PIN_45 PIN_46 PIN_47 PIN_48 PIN_44 PIN_43 PIN_41 /

NIOSII-EP2C5 核心板模块 JP2_1 JP2_2 JP2_3 JP2_4 JP2_5 JP2_6 JP2_7 JP2_8 JP2_9 VCC VCC GND GND PIN_151 PIN_150 PIN_149 PIN_147 PIN_146

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信号名称

FPGA IO 接脚

信号名称

FPGA IO 接脚

NIOSII-EP2C5 核心板模块 JP2_19 JP2_20 JP2_21 JP2_22 JP2_23 JP2_24 JP2_25 JP2_26 JP2_27 JP2_28 JP2_29 PIN_134 PIN_133 PIN_128 PIN_127 PIN_120 PIN_119 PIN_118 PIN_117 PIN_116 PIN_115 PIN_114

扩展接口 JP2 JP2_30 JP2_31 JP2_32 JP2_33 JP2_34 JP2_35 JP2_36 JP2_37 JP2_38 JP2_39 JP2_40 PIN_113 PIN_112 PIN_110 PIN_108 PIN_107 PIN_106 PIN_105 VCC VCC GND GND

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附表二:系统板上资源模块与 FPGA 的管脚连接表
信号名称 FPGA IO 接脚 信号名称 FPGA IO 接脚

EDA/SOPC开发板 LED1 LED2 LED3 LED4 Pin_32 Pin_33 Pin_34 Pin_35

8 位 LED 灯显示模块 LED5 LED6 LED7 LED8 Pin_36 Pin_37 Pin_39 Pin_40

EDA/SOPC开发板 A B C D E F PIN_3 PIN_4 PIN_5 PIN_6 PIN_8 PIN_10

8 位七段数码管显示模块 G DP SEL0 SEL1 SEL2 -----6 位按键开关模块 S4 S5 S6 PIN_46 PIN_48 PIN_43 1602 字符型液晶 D6 D7 RS RW E Pin_116 Pin_117 Pin_105 Pin_106 Pin_107 PIN_11 PIN_12 PIN_15 PIN_14 PIN_13 ------

EDA/SOPC开发板 S1 S2 S3 PIN_24 PIN_27 PIN_28

EDA/SOPC 开发板 D0 D1 D2 D3 D4 D5 Pin_108 Pin_110 Pin_112 Pin_113 Pin_114 Pin_115
61

信号名称

FPGA

IO 接脚

信号名称

FPGA

IO 接脚

EDA/SOPC 开发板 RXD Pin_120

COM 串行接口 TXD PS2 键盘接口 DATA PS2 鼠标接口 DATA SD 卡接口模块 DO WP CD VGA 显示模块 HS VS PIN_30 PIN_31 PIN_145 PIN_146 PIN_147 Pin_141 Pin_128 Pin_119

EDA/SOPC 开发板 CLOCK Pin_127

EDA/SOPC 开发板 CLOCK Pin_139

EDA/SOPC 开发板 CS CLK DI PIN_142 PIN_144 PIN_143

EDA/SOPC 开发板 R G B PIN_44 PIN_45 PIN_47

EDA/SOPC 开发板 RTC_RST RTC_IO RTC_CLK PIN_138 PIN_137 PIN_135

RTC 实时时钟

EDA/SOPC 开发板 DS18B20 Pin_41

数字温度传感器模块

EDA/SOPC 开发板 IICSDA IICSCL Pin_133 Pin_134

IIC EEPROM

EDA/SOPC 开发板 BEEP Pin_118

蜂鸣器

62

信号名称

FPGA

IO 接脚

信号名称

FPGA

IO 接脚 I/O)

EDA/SOPC 开发平台 1 2 3 4 5 6 7 8 9 10 11 22 13 14 15 16 17 VCC VCC GND GND PIN_31 PIN_30 PIN_32 PIN_33 PIN_34 PIN_35 PIN_36 PIN_37 PIN_39 PIN_40 PIN_149 PIN_150 PIN_151

系统板扩展接口(FPGA 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34

PIN_45 PIN_47 PIN_44 PIN_105 PIN_106 PIN_107 PIN_108 PIN_110 PIN_112 PIN_113 PIN_114 PIN_115 PIN_116 PIN_117 PIN_133 PIN_134 PIN_135

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