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VHDL10进制计数器


library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt10 is port(clk,rst,en:in std_logic; cq:out std_logic_vector(3 downto 0); cout:out std_logic); end cnt10; architecture one of cnt10 is begin process(clk,en,rst) variable cq1:std_logic_vector(3 downto 0); begin if(rst='1')then cq1:=(others=>'0'); elsif(clk'event and clk='1')then if(en='1')then if(cq1<9)then cq1:=cq1+1; else cq1:="0000"; end if; end if; end if; if(cq1=9)then cout<='1'; else cout<='0'; end if; cq<=cq1; end process; end one;


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